澳门威尼斯人官网手机网 > 嵌入式技术 > 正文

Zybo Board开发Digilent升级和项目设计

2018年11月04日 10:43 次阅读

Digilent 针对 Zybo board 用于 Embedded Linux 的环境上,提供了一个预先定义好接脚的配置文件 (zybo_base_system), 早期的版本 是直接将项目打包起来释出,后期则采用 git 去进行维护,其项目位于GitHub 上。

由于 Digilent 提供的 git 版本的 Zybo board 配置文件 会因为 Xilinx 的 Vivado 开发工具的版本升级而变成版本不匹配的状况,本文将纪录如何对该配置文件进行升级并产生我们的项目。

在撰写本文时,该配置文件 commit id 为 63ca49 ,使用的是 Vivado 2015.4 版本, 我们要将它升级到 Vivado2016.1 去。

Zybo Board开发Digilent升级和项目设计

事前准备

       在进行升级时,你需要安装好 Vivado 2015.4 以及 Vivado 2016.1 才能按照本文的步骤进行。

下载配置文件并用 Vivado 2015.4 开启

我们首先下载 Digilent 提供的 Zybo board 配置文件
git clone https://github.com/Digilent/ZYBO.git -b vivado-2015.4 63ca49

接着进入到 ZYBO/Projects/linux_bd/proj 文件夹去,使用你的 vivado 2015.4 去产生新的项目

coldnew@gentoo ~/ZYBO/Projects/linux_bd/proj $ /opt/Xilinx/Vivado/2015.4/bin/vivado -mode batch -source create_project.tcl

如果不想用指令,也可以打开 Vivado 图形界面,选择 Tools -> Run Tcl Script 然后再选create_project.tcl 这档案去执行

完成后,你会发现当下目录多出了一些档案
coldnew@gentoo ~/ZYBO/Projects/linux_bd/proj $ tree -L 1
.
├── cleanup.cmd
├── cleanup.sh
├── create_project.tcl
├── ip_upgrade.log
├── linux_bd.cache
├── linux_bd.hw
├── linux_bd.ip_user_files
├── linux_bd.sim
├── linux_bd.srcs
├── linux_bd.xpr
├── vivado.jou
└── vivado.log

5 directories, 7 files

这些 linux_bd.* 档案就是我们透过 Vivado 2015.4 产生的项目,接下来我们要用 Vivado 2016.1 打开它去做升级的动作。

升级配置文件
接下来我们使用 Vivado 2016.1 打开我们刚刚用 Vivado 2015.4 所产生的 linux_bd.* 专案

由于原本的项目是透过 Vivado 2015.4 产生的,因此会被询问要不要升级,这边点选 Report IP Status

接下来点选 Upgrade Selected 将这些过时的 IP core 进行升级

没出错的话,过一段时间 Vivado 会回报升级完成

升级完成后,我们要产生几个符合 Vivado 2016.1 的 tcl 脚本 ,这样以后我们才可以用 Vivado 2016.1 产生我们的新项目

产生 tcl 脚本

       好了,现在我们把原本用于 Vivado 2015.4 的 tcl 脚本所产生的项目升级到 Vivado 2016.1 了,为了便于未来产生新的项目,是时候产生新的 tcl 脚本啰 (用来取代原本的 create_project.tcl)

用它取代之跑得 create_project.tcl ,并多做一些设定

除了产生新的 create_project.tcl 外,我们也需要产生新的 block design 档案才行,因此透过 File -> Export -> Export Block Design 来将 block design 汇出

将它存放到 ZYBO/Projects/linux_bd/src/bd/system.tcl 就完成啰~

重建新的专案

       我们刚刚重建了 create_project.tcl 以及 src/bd/system.tcl 这两个档案,将其升级到 Vivado 2016.1 版本,现在可以试试重新产生新的项目啰
       不过由于我们可能有之前建立好名为 linux_bd.* 的档案,因此可以透过 cleanup.sh 去将这些产生出来的档案清除
coldnew@gentoo ~/ZYBO/Projects/linux_bd/proj $ sh cleanup.sh

接下来用 Vivado 2016.1 重新生出新的项目就好啰 ~
coldnew@gentoo ~/ZYBO/Projects/linux_bd/proj $ /opt/Xilinx/Vivado/2016.1/bin/vivado -mode batch -source create_project.tcl

技术专区

下载发烧友APP

打造属于您的人脉电子圈

关注澳门威尼斯人官网手机微信

有趣有料的资讯及技术干货

关注发烧友课堂

锁定最新课程活动及技术直播
收藏 人收藏
分享:

评论

相关推荐

执行Vivado2017.1设计项目时出错

发表于 2018-11-02 11:38 20次阅读
执行Vivado2017.1设计项目时出错

差分信号的输入缓冲器的放置错误

发表于 2018-11-02 11:38 53次阅读
差分信号的输入缓冲器的放置错误

Vivado无法放置任何时钟资源

发表于 2018-11-02 11:32 21次阅读
Vivado无法放置任何时钟资源

Vivado生成的XDC约束的严重警告

发表于 2018-11-02 11:30 30次阅读
Vivado生成的XDC约束的严重警告

使用vivado v2016.4运行实现时停留在opt_design

发表于 2018-11-02 11:27 14次阅读
使用vivado v2016.4运行实现时停留在opt_design

vivado运行P&R的多核心general.maxThreads值保存在哪里?

发表于 2018-11-02 11:26 26次阅读
vivado运行P&R的多核心general.maxThreads值保存在哪里?

Vivado 2016.4比特流崩溃

发表于 2018-11-02 11:15 9次阅读
Vivado 2016.4比特流崩溃

Xilinx ISE改变信号名称影响实现

发表于 2018-11-02 11:14 6次阅读
Xilinx ISE改变信号名称影响实现

路由中的乐观中间时序导致Vivado 2017.1/2中出现负面松弛

发表于 2018-11-01 16:13 21次阅读
路由中的乐观中间时序导致Vivado 2017.1/2中出现负面松弛

LUT真值表在实施期间发生了变化

发表于 2018-11-01 16:13 19次阅读
LUT真值表在实施期间发生了变化

在Vivado中新建IO Planning工程来...

在Vivado中新建IO Planning工程来初步引脚分配,这样会大大提高开发效率 在这里,你可...

发表于 2018-10-22 17:12 379次阅读
在Vivado中新建IO Planning工程来...

FPGA设计流程与Vivado的基础使用

我们以8-bit 的LFSR(线性反馈移位寄存器)做一个流水灯为例,介绍Vivado的基本使用。

发表于 2018-09-25 16:16 615次阅读
FPGA设计流程与Vivado的基础使用

Xilinx发布唯一SoC增强型Vivado设计...

赛灵思公司(Xilinx)今天宣布推出可编程行业唯一 SoC 增强型设计套件Vivado设计套件 ...

发表于 2018-09-06 16:07 393次阅读
Xilinx发布唯一SoC增强型Vivado设计...

基于Vivado高层次综合工具评估IQ数据的无线...

我们使用 Vivado ®Design Suite 的高层次综合 (HLS) 工具来评估针对 E-...

发表于 2018-07-24 09:30 269次阅读
基于Vivado高层次综合工具评估IQ数据的无线...

Vivado软件仿真DDS核的过程中应该注意的问...

本人需要利用Vivado软件中的DDS核生成一个正弦信号。由于后期还要生成线性调频信号,如果直接编写...

发表于 2018-07-13 08:32 532次阅读
Vivado软件仿真DDS核的过程中应该注意的问...

xilinx vivado的五种仿真模式和区别

数字电路设计中一般包括3个大的阶段:源代码输入、综合和实现,而电路仿真的切入点也基本与这些阶段相吻合...

发表于 2018-07-02 08:43 515次阅读
xilinx vivado的五种仿真模式和区别

基于vivado平台和modelsim的仿真和应...

很多人用zynq平台做视频图像开发,但是对vdma了解比较少,上手起来稍微有些困难,我针对这一现象,...

发表于 2018-06-30 14:33 336次阅读
基于vivado平台和modelsim的仿真和应...

EMIO方式模拟SCCB时序进行读写操作详解

SCCB是OmniVision Serial Camera Control Bus的简称,即OV公...

发表于 2018-06-29 10:32 226次阅读
EMIO方式模拟SCCB时序进行读写操作详解

Xilinx公司的开发软件Vivado上的在线调...

在FPGA开发中,当我们写完代码,进行仿真,确定设计没有问题后,下载到硬件上一般都能按照我们的设计意...

发表于 2018-06-29 05:22 849次阅读
Xilinx公司的开发软件Vivado上的在线调...

使用Vivado 2015.4在Nexys4 D...

最近项目需要用到DDR,于是在网上找相关资料,发现网上关于Xilinx DDR的资料不多,而且比较老...

发表于 2018-06-28 11:30 956次阅读
使用Vivado 2015.4在Nexys4 D...

Vivado将模块封装为IP的方法介绍

在给别人用自己的工程时可以封装IP,Vivado用封装IP的工具,可以得到像xilinx的ip一样的...

发表于 2018-06-26 11:33 772次阅读
Vivado将模块封装为IP的方法介绍

赛灵思平台开发高级副总裁 Victor Peng...

面向未来十年All Programmable,一个以IP及系统为中心的工具套件,把可编程系统的集成度...

发表于 2018-06-05 13:45 847次阅读
赛灵思平台开发高级副总裁 Victor Peng...

Getting Started with Viv...

Xilinx公司讲述:Getting Started with Vivado High-Level ...

发表于 2018-06-04 13:47 481次阅读
Getting Started with Viv...

Vivado防止信号被综合掉的三种方法

发表于 2018-06-01 16:59 860次阅读
Vivado防止信号被综合掉的三种方法

全新的Vivado项目功能 可配置的报告

通常当你需要解决一个问题时,变化会影响设计的其他部分,从而不可避免地会出现其他问题。在2017.3我...

发表于 2018-06-01 16:07 1543次阅读
全新的Vivado项目功能 可配置的报告

vivado调用IP核详细介绍

大家好,又到了每日学习的时间了,今天咱们来聊一聊vivado 调用IP核。 首先咱们来了解一下viv...

发表于 2018-05-28 11:42 3382次阅读
vivado调用IP核详细介绍

什么是SDSoC平台?SDSoC基础性的概念

平台是利用标准的Vivado、SDK和OS工具创建的。硬件平台(HPFM)定义了诸如处理系统(PS,...

发表于 2018-05-24 17:32 1170次阅读
什么是SDSoC平台?SDSoC基础性的概念

Vivado UltraFast设计方法中文版讲...

这个培训将会深度介绍适于Xililnx 可编程门阵列的HDL代码风格, 产生和验证时序约束的正确方法...

发表于 2018-05-23 15:47 1000次阅读
Vivado UltraFast设计方法中文版讲...

Vivado技巧:.dcp 文件代替 .xci ...

早在2017年1月初,我们宣布Xilinx IP目录中的所有IP使用xci和xcix格式的文件,这已...

发表于 2018-05-02 08:50 465次阅读
Vivado技巧:.dcp 文件代替 .xci ...

vivado中的IP调用 vivado HLS的...

由目标运动引起的运动变化区域包括运动目标在前后两帧中的共同位置(图中黑色区域)、在当前帧中新显露出的...

发表于 2018-04-20 20:26 893次阅读
vivado中的IP调用 vivado HLS的...

Vivado之TCL脚本语言基本语法介绍

TCL脚本语言 Tcl(Tool Command Language)是一种很通用的脚本语言,它几乎在...

发表于 2018-04-11 12:09 738次阅读
Vivado之TCL脚本语言基本语法介绍

双口RAM概述及Vivado RAM IP核应用

双口RAM概述 双口RAM(dual port RAM)在异构系统中应用广泛,通过双口RAM,不同硬...

发表于 2018-03-21 13:34 1540次阅读
双口RAM概述及Vivado RAM IP核应用

Xilinx Vivado HLS中Floati...

尽管通常Fixed-Point(定点)比Floating-Point(浮点)算法的FPGA实现要更快...

发表于 2018-01-12 05:43 968次阅读
Xilinx Vivado HLS中Floati...

基于TXMC638的详细功能介绍

TEWS科技的TXMC638型号24通道,16位,每通道5M样本/秒采样率的XMC卡将24个ADC通...

发表于 2017-12-23 10:16 1691次阅读
基于TXMC638的详细功能介绍

赛灵思Vivado开发套件与IP核的原理作用分析

IP核(IP Core) Vivado中有很多IP核可以直接使用,例如数学运算(乘法器、除法器、浮点...

发表于 2017-11-28 15:49 637次阅读
赛灵思Vivado开发套件与IP核的原理作用分析

赛灵思Vivado设计套件震撼登场

Vivado设计套件终于震撼登场,赛灵思采用先进的 EDA技术和方法,提供了全新的工具套件,可显著提...

发表于 2017-11-24 16:24 553次阅读
赛灵思Vivado设计套件震撼登场

了解Vivado设计套件集成能力的九大理由分析

理由一:突破器件密度极限:在单个器件中更快速集成更多功能;理由二:Vivado以可预测的结果提供稳健...

发表于 2017-11-22 08:15 284次阅读
了解Vivado设计套件集成能力的九大理由分析

Vivado使用误区与进阶——在Vivado中实...

关于Tcl在Vivado中的应用文章从Tcl的基本语法和在Vivado中的应用展开,介绍了如何扩展甚...

发表于 2017-11-18 18:26 801次阅读
Vivado使用误区与进阶——在Vivado中实...

未扩展时钟揭秘

时钟扩展对使用赛灵思Vivado设计套件的工程师来说是一个很大的挑战,但不是一个不可逾越的障碍。随着...

发表于 2017-11-18 13:28 242次阅读
未扩展时钟揭秘

通过Vivado HLS 为软件编写加速器实例分...

在编写软件时,您有没有遇到过无论怎么努力编码,软件都不能按您期望的速度运行?我遇到过。您有没有想过,...

发表于 2017-11-18 09:12 427次阅读
通过Vivado HLS 为软件编写加速器实例分...

基于FPGA时序优化设计

现有的工具和技术可帮助您有效地实现时序性能目标。当您的FPGA 设计无法满足时序性能目标时,其原因可...

发表于 2017-11-18 04:32 281次阅读
基于FPGA时序优化设计

xilinx Vivado HLS工作方式的优势...

不同层面的协议处理常见于各种新型通信系统,因为任何信息交流都需要使用某种通信协议。通信协议一般包含...

发表于 2017-11-18 04:31 1310次阅读
xilinx Vivado HLS工作方式的优势...

在Vivado下利用Tcl实现IP的高效管理

在Vivado下,有两种方式管理IP。一种是创建FPGA工程之后,在当前工程中选中IP Catalo...

发表于 2017-11-18 04:22 557次阅读
在Vivado下利用Tcl实现IP的高效管理

XDC路径的鉴别、分析和约束方法

我们知道XDC与UCF的根本区别之一就是对跨时钟域路径(CDC)的缺省认识不同,那么碰到FPGA设计...

发表于 2017-11-18 04:04 1055次阅读
XDC路径的鉴别、分析和约束方法

XDC的时钟约束及优势

Xilinx©的新一代设计套件 Vivado 中引入了全新的约束文件 XDC,在很多规则和技巧上都跟...

发表于 2017-11-18 03:59 432次阅读
XDC的时钟约束及优势

Tcl在Vivado中的基础应用

Xilinx的新一代设计套件Vivado相比上一代产品ISE,在运行速度、算法优化和功能整合等很多方...

发表于 2017-11-18 03:52 508次阅读
Tcl在Vivado中的基础应用

在Vivado下利用Tcl脚本对综合后的网表进行...

在ISE下,对综合后的网表进行编辑几乎是不可能的事情,但在Vivado下成为可能。Vivado对Tc...

发表于 2017-11-18 03:16 962次阅读
在Vivado下利用Tcl脚本对综合后的网表进行...

基于FPGA的Vivado功耗估计和优化

资源、速度和功耗是FPGA设计中的三大关键因素。随着工艺水平的发展和系统性能的提升,低功耗成为一些产...

发表于 2017-11-18 03:11 319次阅读
基于FPGA的Vivado功耗估计和优化

Vivado设计之Tcl定制化的实现流程

其实Tcl在Vivado中还有很多延展应用,接下来我们就来讨论如何利用Tcl语言的灵活性和可扩展性,...

发表于 2017-11-18 01:48 589次阅读
Vivado设计之Tcl定制化的实现流程

如何优化赛灵思内核以便在CPRI远程无线电头端设...

新型基于FPGA的设计使用IP核的数量和种类日趋繁多。Vivado®设计套件中的IP集成器 (IPI...

发表于 2017-11-18 01:25 308次阅读
如何优化赛灵思内核以便在CPRI远程无线电头端设...

控制算法与工业网络的结合FPGA SoC加速马达...

工业设计人员可望借助快速建立原形技术和模块基础设计,将马达控制算法移至FPGA SoC环境中,藉此开...

发表于 2017-11-17 20:42 274次阅读
控制算法与工业网络的结合FPGA SoC加速马达...

FPGA模块里的Xilinx Vivado选项页...

两种方式可显示该页面: 右键单击项目浏览器窗口中FPGA终端下的程序生成规范,从快捷菜单中选择新建»...

发表于 2017-11-17 19:07 350次阅读
FPGA模块里的Xilinx Vivado选项页...

用Vivado HLS高阶合成重构算法设计有效处...

目前的应用软件通常包含有复杂的内存访问机制,尤其是在科学计算和数字信号处理领域,内存的管理将十分复杂...

发表于 2017-11-17 18:22 212次阅读
用Vivado HLS高阶合成重构算法设计有效处...

算法重构和Vivado HLS在FPGA上快速实...

如果您正在努力开发计算内核,而且采用常规内存访问模式,并且循环迭代间的并行性比较容易提取,这时,Vi...

发表于 2017-11-17 18:12 231次阅读
算法重构和Vivado HLS在FPGA上快速实...

Vivado中的静态时序分析工具Timing R...

《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过约束是为...

发表于 2017-11-17 18:03 4000次阅读
Vivado中的静态时序分析工具Timing R...

用Xilinx Vivado HLS可以快速、高...

使用Xilinx Vivado HLS(Vivado 高层次综合)工具实现浮点复数QRD矩阵分解并提...

发表于 2017-11-17 17:47 355次阅读
用Xilinx Vivado HLS可以快速、高...

SoC平台设计与DSP系统生成器相结合产生高性能...

FPGA 的应用不断拓展,同时FPGA 设计流程也随之不断演进。我们不再将FPGA 用作简单的胶合逻...

发表于 2017-11-17 15:48 178次阅读
SoC平台设计与DSP系统生成器相结合产生高性能...

IBERT IP及运行工程生成配置文件与GTX管...

1. 选择IP,选择FPGA版本,protocol数量 (所有通道用一个速率的话一般只选择1个 pr...

发表于 2017-11-17 14:18 1709次阅读
IBERT IP及运行工程生成配置文件与GTX管...

Vivado中使用debug工具步骤与调试技巧

在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vi...

发表于 2017-11-17 14:05 6166次阅读
Vivado中使用debug工具步骤与调试技巧

Vivado时钟的两大特性

Vivado时钟的两大特性--时钟延迟和时钟的不确定性。

发表于 2017-11-17 11:38 741次阅读
Vivado时钟的两大特性

利用Vivado进行MicroBlaze处理器应...

1、在工作流导向面板中的IP Integrator中,点击Create Block Design。(...

发表于 2017-11-17 11:16 2194次阅读
利用Vivado进行MicroBlaze处理器应...

对Vivado多周期路径约束的诠释

我们先看看单时钟周期的情形,如下图所示。红色标记为默认情况下的建立时间检查,蓝色标记为默认情况下的保...

发表于 2017-11-17 11:10 567次阅读
对Vivado多周期路径约束的诠释

FPGA中的时序约束设计

一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或...

发表于 2017-11-17 07:54 255次阅读
FPGA中的时序约束设计

基于Vivado HLS平台来评估压缩算法

随着无线网络的数据流量和密集度不断增加,所有运营商都面临着非常大的挑战。一套好的数据压缩算法能够帮助...

发表于 2017-11-17 02:25 215次阅读
基于Vivado HLS平台来评估压缩算法

使用Vivado高层次综合工具高效评估和实现所选...

HLS 工具有助于降低无线去程网络基础设施不断攀升的成本。 无线网络运营商面临的巨大挑战 在于维持...

发表于 2017-11-16 20:05 364次阅读
使用Vivado高层次综合工具高效评估和实现所选...

Vivado Hls 设计分析(二)

在使用高层次综合,创造高质量的RTL设计时,一个重要部分就是对C代码进行优化。Vivado Hls总...

发表于 2017-11-16 14:44 422次阅读
Vivado Hls 设计分析(二)

基于Vivado设计的第三方仿真器版本说明

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。 这些也在随该软件一起发布的“Vi...

发表于 2017-11-15 16:18 370次阅读
基于Vivado设计的第三方仿真器版本说明

创建工程项目并使用三种方法下载工程项目到Basy...

Basys 3 支持以下三种方式配置/下载程序: . JTAG . Quad SPI Flash ....

发表于 2017-11-15 14:10 1727次阅读
创建工程项目并使用三种方法下载工程项目到Basy...

了解Vivado中IP核的原理与应用

IP核(IP Core) Vivado中有很多IP核可以直接使用,例如数学运算(乘法器、除法器、浮点...

发表于 2017-11-15 11:19 1174次阅读
了解Vivado中IP核的原理与应用

Linux 和 Windows 操作系统中 Vi...

Vivado 结果是否可重复用于相同的工具输入?

发表于 2017-10-09 09:26 3797次阅读
Linux 和 Windows 操作系统中 Vi...